基本情報 平成25年度 秋期 問12：テクノロジ系に関する問題

答えは b「0.90」 です。

キャッシュメモリは「机の引き出し」、主記憶は「倉庫」のイメージ。ヒット率とは「引き出しでパッと見つかる確率」のこと。

CPU XとYで処理時間が同じということは「ヒット率×引き出し時間＋ハズレ率×倉庫時間」が両方で等しい、と式を立てて解きます。

ヒット率をhとすると: 40h + 400(1-h) = 20h + 580(1-h)。これを解くとh=0.9。

👉 覚え方：「ヒット率＝引き出しで当たる確率」。式は両CPUの平均時間を＝で結ぶだけ。

ほかの選択肢：a 0.75、c 0.95、d 0.96 は計算ミスや式の立て間違い。

なぜこれが正解か

正解は b（0.90）。実効アクセス時間 = h×(キャッシュ時間) + (1-h)×(主記憶時間)。両CPUで処理時間が等しい条件から方程式を立てる。

• CPU X: 40h + 400(1-h)
• CPU Y: 20h + 580(1-h)

等号で結び: 40h + 400 - 400h = 20h + 580 - 580h

-360h + 400 = -560h + 580

200h = 180 ∴ h = 0.90

各選択肢の解説

• a 0.75：式の符号ミス。
• c 0.95：片方のCPUのみで計算しもう一方を忘れた誤り。
• d 0.96：単位やキャッシュ時間の取り違え。

覚え方・ひっかけ注意

実効アクセス時間 = h・Tc + (1-h)・Tm が大原則。本問のように「両者の処理時間が等しい」と問われたら必ず方程式化する。キャッシュが速い分はヒット率が高いほど効く一方、主記憶が遅いほどミスペナルティが大きい。CPU Yはキャッシュは速いが主記憶が遅いため、高ヒット率が活きる構成。

理論的背景

実効アクセス時間（AMAT: Average Memory Access Time）は AMAT = Tc + (1-h)×Tm が一般式（キャッシュ時間Tcは常に発生、ミス時のみ主記憶アクセス時間Tmが追加発生）。本問は簡略化された並列モデル AMAT = h・Tc + (1-h)・Tm を用いる。両方式とも結果は等価変形可能。

キャッシュ階層は局所性（temporal/spatial locality）に基づく設計で、L1（数ns）・L2（〜10ns）・L3（〜数十ns）・主記憶（〜100ns）・SSD（〜μs）・HDD（〜ms）と階層化される。各階層のヒット率を高めるためにライトバック方式、プリフェッチ、複数ウェイのセットアソシアティブ方式などが採用される。

実務での使われ方

Intel製CPUのキャッシュアーキテクチャは典型例: L1=32KB×2（命令/データ分離）、L2=256KB〜1MB、L3=数MB〜数十MB共有。ヒット率は実プログラムで95-99%が目安。サーバワークロードではメモリ階層の最適化（NUMA設計・大ページ・キャッシュ親和性スケジューリング）が性能の鍵。

試験での位置づけ

FE午前で必ず1問は出る最頻出計算問題。AP・高度ではキャッシュ書込み方式（ライトスルー vs ライトバック）、置換アルゴリズム（LRU/LFU/FIFO）、コヒーレンシプロトコル（MESI）まで問われる。「実効アクセス時間」「ヒット率」「ミスペナルティ」の3用語と公式は確実に暗記すべき。

選択肢の発展補足

本問の「両者の処理時間が等しい」条件は、設計トレードオフの判断材料。CPU Y（速いキャッシュ・遅い主記憶）はモバイル系SoCのような大容量低速メモリ環境を想定。h=0.9を境界として、ヒット率が高ければY有利、低ければX有利となる損益分岐点を示す。実務ではプロファイラ（perf、Intel VTune）でキャッシュミス率を測定し、データ構造の配置（構造体パッキング、配列の連続アクセス）でヒット率を改善する。