基本情報 令和5年度 科目A 問3：テクノロジ系に関する問題

答えは d です。

メモリインタリーブは、メモリをいくつかのグループに分けて、同時並行で読み書きすることで速くする工夫。

スーパーのレジに例えると、1つのレジに行列するより、複数のレジを同時に開けた方が早く捌けますよね。それのメモリ版。

👉 覚え方：インターリーブ=交互に=並列アクセスで高速化。

ほかの選択肢：a DMA(CPU経由しないデータ転送)／b ライトバック方式(キャッシュの書き戻し方式)／c キャッシュメモリそのものの仕組み。全部メモリ関連の高速化技術だが別物。

なぜこれが正解か

正解は d。メモリインタリーブは主記憶を複数のバンク(独立して動作する単位)に分割し、連続アドレスを異なるバンクへ振り分けて並列アクセスすることで実効スループットを向上させる方式。1バンクのアクセス完了を待たずに次バンクへ並列起動できる。

各選択肢の解説

• a 主記憶⇔I/Oや主記憶同士をCPU経由せず直接転送 → DMA(Direct Memory Access)。
• b キャッシュに書き込み、あふれたら主記憶へ → ライトバック方式(キャッシュ書き込み方式)。
• c 主記憶の一部をキャッシュにコピーして速度差を縮める → キャッシュメモリの基本動作。
• d 主記憶を複数バンクに分け並列アクセス → メモリインタリーブの定義。

覚え方・ひっかけ注意

メモリ高速化技術を整理: (1)キャッシュ(局所性活用)、(2)インタリーブ(バンク並列)、(3)DMA(CPU負荷削減)、(4)バースト転送(連続アドレス一括)。それぞれ目的が異なる。インタリーブはbank数(2-way/4-way等)が増えるほど効果大だが、ランダムアクセスでは効果薄。

理論的背景

メモリインタリーブはDRAMのアクセス時間(RAS-to-CAS遅延+プリチャージ時間)がCPUクロックより圧倒的に遅い問題を緩和する手法。Nウェイ・インタリーブでは連続アドレスをアドレスmod Nでバンクに割り当て、N個のメモリリクエストを並列処理することで実効帯域をN倍化(理論値)。低位インタリーブ(下位ビットでバンク識別)は連続アクセス・バースト転送に有効、高位インタリーブはバンク内の局所性を保持しランダムアクセス向き。実装としてはDDR SDRAMのバンクインタリーブ(チップ内)、デュアル/クアッドチャネル(コントローラ内)、NUMAアーキテクチャのノードインタリーブ(マルチソケット)など階層的に存在する。

実務での使われ方

現代のDDR4/DDR5 SDRAMは内部に8-16バンク+バンクグループを持ち、ハードウェア的にインタリーブを実装。Intel/AMDのメモリコントローラはデュアル/クアッド/オクタチャネル構成でチャネル間並列を実現し、適切なメモリスロット装着位置(同色スロット推奨)が性能を左右する。GPUのHBM(High Bandwidth Memory)はTSVで縦積みされた多数のバンクから並列アクセスでTB/s級帯域を実現。NVMe SSDも内部的にダイ並列(チャネル+CE)でインタリーブし、PCIe Gen5×4で14GB/s超を実現。

試験での位置づけ

FE科目Aでは『コンピュータ構成要素』のメモリ系で頻出。応用情報・スペシャリスト系(ES/DB/NW)では、キャッシュコヒーレンシ(MESIプロトコル)・スヌープ方式・ディレクトリ方式、メモリオーダリング(TSO/PSO/Weak)、仮想記憶(ページング・セグメンテーション・TLB・MMU)・ページ置換アルゴリズム(LRU/FIFO/Clock/NRU)、NUMA・UMA・cc-NUMAの違い、ストレージ階層(レジスタ→L1/L2/L3→主記憶→SSD→HDD→テープ)のレイテンシ・容量・コスト比較まで深堀り。

選択肢の発展補足

aのDMAは入出力高速化技術でCPU解放によりスループット向上。サイクルスティール方式・バーストモード・スキャッタ・ギャザの3形態があり、組み込み・GPU・NIC等で必須。bのライトバックvsライトスルー(キャッシュ書込方式)はキャッシュコヒーレンシと密接で、マルチコア環境でのコヒーレンシ維持コストが論点。cのキャッシュ階層(L1命令/L1データ→L2→L3→LLC共有)はTime/Spatial Localityを利用し、L1ヒット時1-4サイクル、L3ヒット時30-50サイクル、主記憶アクセス100-300サイクルというレイテンシ差を理解すると性能チューニングに直結する。